module SHFT1(CLK,LOAD,DIN,QB);　 output QB;　input CLK,LOAD;　 input[7:0] DIN; reg[7:0]　REG8;　 always @(posedge CLK)if(LOAD)REG8=DIN ;（）else REG8[6:0]=REG8[7:1];　 assign QB = REG8[0] ;　 endmodule该程序实现的功能为： A.右移移位寄存器B.左移移位寄存器C.含同步并行预置功能D.含异步并行预置功能正确答案：右移移位寄存器；含同步并行预置功能

下列哪些是正确的： A.如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述B.若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为C.若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中D.敏感信号列表中可以出现混合信号正确答案：如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述；若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为；若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形 … 阅读详情>> "下列哪些是正确的："

module CNT4(CLK,Q);（）output [3:0] Q;　input　CLK;reg（）Q1 ;（）always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1;（）endmodule空格处应该填入： A.regB.CLKC.Q1D.[3:0]正确答案：[3:0]

含清0控制的锁存器module LATCH3(CLK,D,Q,RST);output Q;input CLK,D,RST;（）Q;always@(D or CLK or RST)if(!RST)Q=0;else if(CLK)Q=D;endmodule空格处应该填入： A.regB.inputC.RSTD.CLK正确答案：reg

含同步复位控制的D触发器module DFF2(input CLK, input D, input RST, output reg Q);always@(posedge CLK)Q=（）?0:D;endmodule空格处应该填入： A.CLKB.RSTC.QD.D正确答案：RST

module SHFT1(CLK,LOAD,DIN,QB);　 output QB;　input CLK,LOAD;　 input[7:0] DIN; reg[7:0]　REG8;　 always @(posedge CLK)if(LOAD)REG8=DIN ;（）else（）=REG8[7:1];　 assign QB = REG8[0] ;　 endmodule空格处应该填入： A.LOADB.DINC.QBD.REG8[6:0]正确答案：REG8[6:0]

含清0控制的锁存器module LATCH2(CLK,D,Q,RST);output Q;input CLK,D,RST;assign Q=(!RST)?（）:(CLK?D.Q);endmodule空格处应该填入： A.CLKB.DC.QD.0正确答案：0

时钟上升沿敏感的关键词是： A.alwaysB.moduleC.posedgeD.negedge正确答案：posedge

在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量 A.正确B.错误正确答案：错误