EDA技术与Verilog

module andd(A,B,Q);　output Q; input A,B;　reg Q;　always @(A,B)if(A==0)begin if(B==0)Q=0;　end　else　Q=1;endmodule其中，else　 Q=1;与哪句语句对应： A.always @(A,B)B.if(A==0)C.if(B==0)Q=0;D.endmodule正确答案：if(A==0)

将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？

双向端口在完成输入功能时，可以不使原来呈输出模式的端口呈高阻态。

高阻态Z可以在电路模块中被信号所传递。

Verilog默认，else与最近的没有else的if相关联。

不完整的条件语句的描述，是Verilog描述时序电路的途径之一。

Y1 = A^D;Y2 = ；6　A　E | C;这两句语句的执行过程是，在第一条语句“Y1 = A^D;”被执行后，要延时6个时间单位才能执行第二条语句。

对于阻塞式赋值，执行过程分为（1）计算出“驱动表达式”的值；（2）向目标变量进行赋值操作；（3）完成赋值，这三个步骤不是一步完成的。

module andd(A,B,Q);　output Q; input A,B;　reg Q;　always @(A,B)if(A==0)begin if(B==0)Q=0;　end　else　Q=1;endmodule其中，else　 Q=1;与哪句语句对应：

module andd(A,B,Q);　output Q ;　input A,B;　 reg Q;　always @(A,B)if(A==0)if(B==0)Q=0;　else　 Q=1;endmodule其中，else　 Q=1;与哪句语句对应：

beginY1 = ；5 A^B;Y2 = ；4 A|B;Y3 = ；8 AB;end以上语句共耗时多少个时间单位：

always @(A,B)beginM1 = A ;（）M2 = BM1;（）Q = M1|M2; end　当A和B同时从0变为1后，M1,M2与Q分别为多少：

根据以下代码，当c=0时，x的值将等于（），if(c)x = k;else　 x = 1'bz;