Verilog RTL代码经过综合后生成： A.门级网表B.二进制指令序列C.行为及代码D.PCB正确答案：门级网表

ModelSim是那种EDA工具： A.综合器B.下载器C.仿真器D.适配器正确答案：仿真器

module cnt32(input clk,（）output reg[31:0] q);always @(posedge clk)q = q + 1'b1;endmodule上述HDL程序是用什么语言写的？ A.C++B.JavaC.VerilogD.VHDL正确答案：Verilog

用逻辑门描述一个全加器，是属于那个设计层次： A.晶体管级B.物理级C.门级D.系统级正确答案：门级

module triBUS4(IN3,IN2,IN1,IN0,ENA,DOUT);　input[3:0] IN3,IN2,IN1,IN0 ;　input[1:0]　ENA;　output[3:0] DOUT; reg[3:0]DOUT;　always @(ENA, IN0)if(ENA==2'b00)DOUT=IN0;（）else　DOUT=4'hz;　always @(ENA, IN1)if(ENA==2'b01)DOUT=IN1;（）else　DOUT=4'hz;　always @(ENA, IN2)if(ENA==2'b10)DOUT=IN2;（） … 阅读详情>> "module triBUS4(IN3,IN2,IN1,IN0,ENA,DOUT);　input[3:0] IN3,IN2,IN1,IN0 ;　input[1:0]　ENA;　output[3:0] DOUT; reg[3:0]DOUT;　always @(ENA, IN0)if(ENA==2'b00)DOUT=IN0;（）else　DOUT=4'hz;　always @(ENA, IN1)if(ENA==2'b01)DOUT=IN1;（）else　DOUT=4'hz;　al"

module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end　else if(LD)begin Q1=D; FULL=1; end　else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4'b1111); assign PM=FULL; as … 阅读详情>> "module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end　else if(LD)begin Q1=D; FULL=1; end　else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4&#"