不完整的条件语句的描述，是Verilog描述时序电路的途径之一。 A.正确B.错误正确答案：正确

Y1 = A^D;Y2 = ；6　A　E | C;这两句语句的执行过程是，在第一条语句“Y1 = A^D;”被执行后，要延时6个时间单位才能执行第二条语句。 A.正确B.错误正确答案：错误

module andd(A,B,Q);　output Q; input A,B;　reg Q;　always @(A,B)if(A==0)begin if(B==0)Q=0;　end　else　Q=1;endmodule其中，else　 Q=1;与哪句语句对应： A.always @(A,B)B.if(A==0)C.if(B==0)Q=0;D.endmodule正确答案：if(A==0)

module andd(A,B,Q);　output Q ;　input A,B;　 reg Q;　always @(A,B)if(A==0)if(B==0)Q=0;　else　 Q=1;endmodule其中，else　 Q=1;与哪句语句对应： A.always @(A,B)B.if(A==0)C.if(B==0)Q=0;D.endmodule正确答案：if(B==0)Q=0;

beginY1 = ；5 A^B;Y2 = ；4 A|B;Y3 = ；8 AB;end以上语句共耗时多少个时间单位： A.5B.4C.17D.8正确答案：8

在always过程语句中，若定义某变量为异步低电平敏感信号，则在if条件语句中应该对敏感信号表中的信号有匹配的表述 A.正确B.错误正确答案：正确

在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量 A.正确B.错误正确答案：错误

assign引导的连续赋值语句属于并行赋值语句吗 A.正确B.错误正确答案：正确

下列哪些是Verilog中的循环语句关键词： A.forB.parameterC.whileD.repeat正确答案：for；while；repeat

若底层的模块语句和参数表述为module SUB ；(parameter S1=5, parameter S2=8, parameter S3=1)(A,B,C);在上层的例化语句中的表述为SUB ；(.S1(7), .S2(3), .S3(9))U1(.A(AP), .B(BP), .C(CP)); 则例化后，S2给定的值为： A.8B.3C.9D.7正确答案：3