Verilog默认,else与最近的没有else的if相关联。
A.正确B.错误正确答案:正确
相关文章
将256个正弦信号数据写入rom模块后,应设计一个几位的二进制计数器,来实现存储器的寻址?
将256个正弦信号数据写入rom模块后,应设计一个几位的二进制计数器,来实现存储器的寻址? A.7B.8C.9D.256正确答案:8
双向端口在完成输入功能时,可以不使原来呈输出模式的端口呈高阻态。
双向端口在完成输入功能时,可以不使原来呈输出模式的端口呈高阻态。 A.正确B.错误正确答案:错误
高阻态Z可以在电路模块中被信号所传递。
高阻态Z可以在电路模块中被信号所传递。 A.正确B.错误正确答案:错误
不完整的条件语句的描述,是Verilog描述时序电路的途径之一。
不完整的条件语句的描述,是Verilog描述时序电路的途径之一。 A.正确B.错误正确答案:正确
Y1 = A^D;Y2 = ;6 A E | C;这两句语句的执行过程是,在第一条语句“Y1 = A^D;”被执行后,要延时6个时间单位才能执行第二条语句。
Y1 = A^D;Y2 = ;6 A E | C;这两句语句的执行过程是,在第一条语句“Y1 = A^D;”被执行后,要延时6个时间单位才能执行第二条语句。 A.正确B.错误正确答案:错误